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胡周大侠 / RISC-V-CPU

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Evensgn 提交于 2017-12-31 21:11 . Update inst-supported.md

Supported Instructions in This CPU Project

Instruction OP Type
LUI LUI
AUIPC AUIPC
JAL JAL
JALR JALR
BEQ BRANCH
BNE BRANCH
BLT BRANCH
BGE BRANCH
BLTU BRANCH
BGEU BRANCH
LB LOAD
LH LOAD
LW LOAD
LBU LOAD
LHU LOAD
SB STORE
SH STORE
SW STORE
ADDI OP-IMM
SLTI OP-IMM
SLTIU OP-IMM
XORI OP-IMM
ORI OP-IMM
ANDI OP-IMM
SLLI OP-IMM
SRLI OP-IMM
SRAI OP-IMM
ADD OP
SUB OP
SLL OP
SLT OP
SLTU OP
XOR OP
SRL OP
SRA OP
OR OP
AND OP
1
https://gitee.com/hu_zhoudaxia/RISC-V-CPU.git
git@gitee.com:hu_zhoudaxia/RISC-V-CPU.git
hu_zhoudaxia
RISC-V-CPU
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