FPGA学习过程中的代码文件。

openmips的学习代码

这是南方科技大学CS202/214计算机组成原理课程的大作业——实现一个CPU。 This is the project assignment of cs202 / 214 Computer Organization course of Southern University of Science and Technology， which is to manufacture a CPU.

基于VCS平台，以systemverilog语言编写的验证平台demo版本

8421BCD code to serial parallel output module！

收集开源的CPU/SOC，并搭建统一的Verilog Simulator和FPGA验证平台，能加载执行同一个ELF程序。 目前支持的CPU有OpenMSP430, UltraEmbedded RISC-V SoC, T-Head E902, E906; 支持的Simulator皆为开源的iverilog, verilator; 支持的FPGA综合工具是Xilinx的Vivado。

Verilog实现CPU设计

毕业后，自学微机原理相关内容，设计了基于RISCV指令集的一个五级流水线结构的CPU。由于是初次设计这样大规模的工程的缘故，加上又需要赶紧拿出阶段性成果的缘故，本设计暂时还未能实现状态寄存器和中断跳转的控制系统模块。

Simple Risc-V32I CPU

Verilog HDL基础学习。主要成果：https://gitee.com/lceda/quartus/blob/master/dac_test/lissajous/

简单进行一次DDR3（MT41J128M16 --125）的写通道的测试

SIMD Kyber协处理器

Homework of Fudan Programmable Logic Device and HDL Courses

数电小作业 FPGA-EGO1开发板做的时钟,可调节时间,24小时制